CoreEP4CE10, ALTERA Core Board

Übersicht

CoreEP4CE10 ist eine FPGA-Grundplatine, die ein EP4CE10F17C8N-Gerät an Bord hat und weitere Erweiterungen unterstützt.

• an Bord: Serieller Konfigurationsbaustein EPCS16SI8N
• integrierte FPGA-Basisschaltung, z. B. Taktgenerator
• an Bord: nCONFIG-Taste, RESET-Taste, 4 x LEDs
• alle I/O-Anschlüsse sind über die Stiftleisten zugänglich
• an Bord: JTAG-Debugging-/Programmier-Schnittstelle
• Stiftleistenabstand von 2,00 mm, geeignet zum Einstecken in Ihr Anwendungssystem

Ausstattung an Bord

1. EP4CE10F17C8N: ALTERA Cyclone IV FPGA-Gerät mit folgenden Eigenschaften:
   • Betriebsspannung:50MHz
   • Betriebsspannung:1,15 V～3,465 V
   • Gehäuse:BGA256
   • I/Os:164
   • LEs:10K
   • RAM:414 kb
   • PLLs:2
   • Debugging/Programmierung: unterstützt JTAG
2. AMS1117-3,3 (auf der Unterseite), 3,3-V-Spannungsregler
3. AMS1117-2,5 (auf der Unterseite), 2,5-V-Spannungsregler
4. AMS1117-1,2 (auf der Unterseite), 1,2-V-Spannungsregler
5. EPCS16, serieller FLASH-Speicher an Bord zur Code-Speicherung
6. Stromversorgungsanzeige
7. LEDs
8. Reset-Taste
9. nCONFIG-Taste: zum Neukonfigurieren des FPGA-Chips, entspricht einem Stromneustart
10. 50-MHz-Quarz
11. JTAG-Schnittstelle: zum Debuggen/Programmieren
12. FPGA-Pin-Expander, VCC, GND und alle I/O-Anschlüsse sind über Erweiterungsstecker zugänglich für weitere Erweiterungen

Fotos

Hinweis:CoreEP4CE10 bietet eine JTAG-Debugging-Schnittstelle, integriert jedoch KEINE Debugging-Funktion. Ein Debugger ist erforderlich. Hauptplatine und Programmer/Debugger auf den Fotos sind NICHT im Preis enthalten.

JTAG-Schnittstelle

Die folgende Abbildung zeigt die Stiftbelegung des JTAG-Headers.

Abbildung 1. JTAG-Header-Stiftbelegung

Entwicklungsressourcen

• Zugehörige Software (Quartus II, NIOS II usw.)
• Demo-Code (Verilog, VHDL, NIOS II C)
• Schaltplan (PDF)
• FPGA-Entwicklungsdokumentationen

Wiki:www.waveshare.com/wiki/CoreEP4CE10